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《畢業(yè)論文“基于fpga的uart模塊設(shè)計”》由會員上傳分享，免費在線閱讀，更多相關(guān)內(nèi)容在學術(shù)論文-天天文庫。
1、本科畢業(yè)設(shè)計（論文）題目基于FPGA的UART模塊設(shè)計學院物理與電子工程學院年級06專業(yè)電子科學與技術(shù)班級電子1班學號050206110學生姓名倪海日指導教師潘啟勇職稱講師論文提交日期2010-5-19常熟理工學院本科畢業(yè)設(shè)計(論文)誠信承諾書本人鄭重聲明：所呈交的本科畢業(yè)設(shè)計(論文)，是本人在導師的指導下，獨立進行研究工作所取得的成果。除文中已經(jīng)注明引用的內(nèi)容外，本論文不含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品成果。對本文的研究做出重要貢獻的個人和集體，均已在文中以明確方式標明。本人完全意識到本聲明的法律結(jié)果由本人承擔。本人簽名：日
2、期：常熟理工學院本科畢業(yè)設(shè)計(論文)使用授權(quán)說明本人完全了解常熟理工學院有關(guān)收集、保留和使用畢業(yè)設(shè)計(論文)的規(guī)定，即：本科生在校期間進行畢業(yè)設(shè)計(論文)工作的知識產(chǎn)權(quán)單位屬常熟理工學院。學校有權(quán)保留并向國家有關(guān)部門或機構(gòu)送交論文的復印件和電子版，允許畢業(yè)設(shè)計(論文)被查閱和借閱；學?？梢詫厴I(yè)設(shè)計(論文)的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進行檢索，可以采用影印、縮印或掃描等復制手段保存、匯編畢業(yè)設(shè)計（論文），并且本人電子文檔和紙質(zhì)論文的內(nèi)容相一致。保密的畢業(yè)設(shè)計(論文)在解密后遵守此規(guī)定。本人簽名：日期：導師簽名：日期：常熟理工學院畢業(yè)設(shè)
3、計（論文）基于FPGA的UART模塊設(shè)計摘要通用異步收發(fā)器(UniversalAsynchronousReceiverTransmitter，UART)是一種廣泛應(yīng)用于短距離、低速、低成本通信的串行傳輸接口。UART允許在串行鏈路上進行全雙工通信。常見的串行接口芯片能夠?qū)崿F(xiàn)比較全面的串行通信功能。而在實際應(yīng)用中，我們往往并不需要如此完整的功能，從而會造成資源的浪費和成本的提高。由于常用UART芯片比較復雜且移植性差，本文提出一種采用可編程器件FPGA實現(xiàn)UART功能的方法。采用TOP-DOWN設(shè)計方法，對系統(tǒng)劃分模塊以及各個模塊的信號連
4、接，然后進行模塊設(shè)計，并用VHDL語言編寫代碼來實現(xiàn)各模塊功能，從而簡化了電路、減小了體積、提高了系統(tǒng)的可靠性。使用Quartus自帶的仿真器對各模塊進行功能仿真和時序仿真，實現(xiàn)了發(fā)送、接收等功能，驗證了結(jié)果，表明設(shè)計正確，功能良好，符合設(shè)計要求。關(guān)鍵詞:FPGAVHDLUART有限狀態(tài)機IV常熟理工學院畢業(yè)設(shè)計（論文）TheDesignofUniversalAsynchronousReceiverTransmitterBasedonFPGAAbstractUART(UniversalAsynchronousReceiverTransm
5、itter)isawidelyusedforshort-range,low-speed,low-costserialcommunicationtransmissioninterface.UARTallowfull-duplexcommunicationonseriallinks.Commonserialinterfacechipscanrealizecomprehensiveserialcommunicationfunction.Inpractice,weoftendidnotneedsuchacompletefeature,which
6、willresultinwasteofresourcesandhighercosts.AstheUARTchipsusedmorecomplexandit’stransplantationispoor,thispaper,presentsamethodthataimplementationofUARTbasedonprogrammabledevicesFPGA.TOP-DOWNdesignmethodisused,thesystemisdividedintomodulesandsignalconnectionsofeachmodule,
7、themodulefunctionisdesignedinVHDLlanguage.Inthisway,thedesigncansimplifiesthecircuit,reducesthevolume,improvesthereliabilityofthesystem.UsingQuartus’simulatorforeachmodulefunctionsimulationandtemporalsimulation，thisdesigninghasrealizedsend,receive,andotherfunctions.Verif
8、ingtheresults,suggeststhatthedesigncomplywiththedesignrequirements.KeyWords：FPGA;VHDL;UART;FSMIV常熟理工學院畢
